濟南集成電路布圖怎么保護，集成電路設(shè)計的流程

集成電路布圖設(shè)計是指集成電路中至少有一個是有源元件的兩個以上元件和部分或者全部互連線路的三維配置，或者為制造集成電路而準備的上述三維配置。通俗地說，它就是確定用以制造集成電路的電子元件在一個傳導(dǎo)材料中的幾何圖形排列和連接的布局設(shè)計。

集成電路設(shè)計的流程一般先要進行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。

芯片硬件設(shè)計包括：

1.功能設(shè)計階段。

設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)

境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進一步規(guī)劃軟

件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)

計在電路板上。

2. 設(shè)計描述和行為級驗證

功能設(shè)計完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP 核。此階段間接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動的訊號，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設(shè)計。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計進行功能驗證（funcTIonsimulaTIon，或行為驗證 behavioral simulaTIon）。注意，這種功能仿真沒有考慮電路實際的延遲，也無法獲得的結(jié)果。

3.邏輯綜合

確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進行綜合。

綜合過程中，需要選擇適當?shù)倪壿嬈骷欤?/span>logic cell library），作為合成邏輯電路時的參考依據(jù)。

硬件語言設(shè)計描述文件的編寫風格是決定綜合工具執(zhí)行效率的一個重要

因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法

只適于作為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受。

邏輯綜合得到門級網(wǎng)表。

4.門級驗證（Gate-Level Netlist VerificaTIon）

門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級驗證工具完成。注意，此階段仿真需要考慮門電路的延遲。

5.布局和布線

布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。 目前，這一個行業(yè)仍然是中國的空缺，開設(shè)集成電路設(shè)計與集成系統(tǒng)專業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有 上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，哈爾濱理工大學(xué)，東南大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，復(fù)旦大學(xué)，華東師范大學(xué)等。這個領(lǐng)域已經(jīng)逐漸飽和，越來越有趨勢走上當年軟件行業(yè)的道路。

設(shè)計過程

1.電路設(shè)計

依據(jù)電路功能完成電路的設(shè)計。

2.前仿真

電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。

3.版圖設(shè)計（Layout）

依據(jù)所設(shè)計的電路畫版圖。一般使用Cadence軟件。

4.后仿真

對所畫的版圖進行仿真，并與前仿真比較，若達不到要求需修改或重新設(shè)計版圖。

5.后續(xù)處理

將版圖文件生成GDSII文件交予Foundry流片。