課程介紹

FPGA設(shè)計(jì)初級(jí)培訓(xùn)班是針對(duì)于FPGA設(shè)計(jì)技術(shù)初學(xué)者的課程。課程不僅是對(duì)FPGA結(jié)構(gòu)資源和設(shè)計(jì)流程的描述，更重要的是對(duì)FPGA結(jié)構(gòu)資源、設(shè)計(jì)流程和設(shè)計(jì)工具的歸納、總結(jié)與升華，讓學(xué)習(xí)者能夠透過(guò)表面現(xiàn)象看到FPGA設(shè)計(jì)技術(shù)的實(shí)質(zhì)，通過(guò)FPGA培訓(xùn)初級(jí)研修班學(xué)習(xí)者會(huì)更快速進(jìn)入FPGA設(shè)計(jì)領(lǐng)域，進(jìn)而為掌握FPGA高級(jí)設(shè)計(jì)技術(shù)打下基礎(chǔ)。

課程對(duì)象

本FPGA設(shè)計(jì)培訓(xùn)課程適合于使用FPGA器件進(jìn)行科研和產(chǎn)品開(kāi)發(fā)的具有初級(jí)水平的工程技術(shù)人員和教師，也適合于有志于從事FPGA設(shè)計(jì)工作，期望涉足FPGA領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員只需要具有數(shù)字電路的基礎(chǔ)知識(shí)即可完成本課程的學(xué)習(xí)。

課程費(fèi)用

2500元，學(xué)生2000元(需本人有效學(xué)生證件)

獲得技能

掌握FPGA設(shè)計(jì)流程，掌握ISE/Quartus的使用

掌握Verilog HDL設(shè)計(jì)的精華有限狀態(tài)機(jī)FSM設(shè)計(jì)方法，掌握RTL設(shè)計(jì)方法

掌握FPGA在線邏輯分析儀ChipScope/SignalTap及嵌入式內(nèi)核MicroBlaze/NoisII的使用方法及思想

掌握Verilog HDL語(yǔ)法結(jié)構(gòu)，組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法，同時(shí)熟練掌握modelsim仿真工具的應(yīng)用及Synplify綜合工具的應(yīng)用，及這兩種工具配合ISE/Quartus進(jìn)行FPGA設(shè)計(jì)

課程大綱

階段：FPGA的工藝結(jié)構(gòu)及其特點(diǎn)； FPGA設(shè)計(jì)方法及思想，及在工程開(kāi)發(fā)中FPGA芯片的選型策略及原則； FPGA設(shè)計(jì)流程教學(xué)，圍繞開(kāi)發(fā)工具進(jìn)行；

第二階段：Verilog HDL基本結(jié)構(gòu)、數(shù)據(jù)類型、賦值語(yǔ)句及塊語(yǔ)句等； Verilog HDL實(shí)現(xiàn)組合邏輯電路； Verilog HDL實(shí)現(xiàn)時(shí)序邏輯電路； Verilog HDL設(shè)計(jì)技巧；

第三階段：task和function的應(yīng)用；調(diào)用系統(tǒng)任務(wù)和常用編譯預(yù)處理語(yǔ)句； Top-Down設(shè)計(jì)思想訓(xùn)練；可綜合風(fēng)格的RTL設(shè)計(jì)；

第四階段：有限狀態(tài)機(jī)FSM設(shè)計(jì)思想；狀態(tài)機(jī)編碼學(xué)習(xí)，對(duì)照不同編碼風(fēng)格；狀態(tài)機(jī)的設(shè)計(jì)風(fēng)格；狀態(tài)機(jī)驗(yàn)證；

第五階段：在線邏輯分析儀ChipScope/SignalTap的原理及使用方法、技巧；嵌入式內(nèi)核MicroBlaze/NoisII的原理及使用方法、技巧； ChipScope/SignalTap應(yīng)用實(shí)驗(yàn)；

授課方法：

FPGA培訓(xùn)班采用理論與上機(jī)實(shí)踐同步的專題講解，結(jié)合交流、討論、案例分析等互動(dòng)的方式。

報(bào)名須知

參加FPGA設(shè)計(jì)初級(jí)培訓(xùn)班的學(xué)員請(qǐng)務(wù)必寫明姓名、性別、工作單位、聯(lián)系電話等相關(guān)信息，發(fā)送至E-mail: zxopen@ tr@

詳情：

北京開(kāi)課地址：北京市順義區(qū)后沙峪中景江山賦1號(hào)樓321

上海開(kāi)課地址：上海市徐匯區(qū)宜山路515號(hào)2號(hào)樓15D